如果需要quartusii版本的朋友，可以打开如下链接：

https://mbd.pub/o/bread/ZJiYlZpx

1.软件版本

vivado2019.2

2.运行方法

使用vivado2019.2或者更高版本打开FPGA工程，然后参考提供的操作录像视频跟着操作。工程路径必须是英文路径。具体操作观看提供的程序操作视频跟着操作。

3.内容简介

 积分梳状滤波器，是指该滤波器的冲激响应具有如下形式：

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 其物理框图如图所示：

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    可见，CIC滤波器是由两部分组成：累积器H1和H2梳状滤波器的级联。

    现若假设用N级CIC滤波器来代替，每一级的滤波器系数长度为R，每一级的差分延迟为M，抽取数为R，那么可以得到CIC抽取滤波器结构图：

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    可以看到，N级CIC滤波器在功能上相当于N级完全相同的FIR滤波器的级联。如果按传统的FIR滤波器方式实现，那么N级FIR滤波器的每一级都需要RM个存储单元和一个累加器，但如果用CIC方式实现，那么N级CIC滤波器的每一级只需要M个存储单元。

    通常，由于CIC滤波器的传统结构需要大量的延迟单元，这会大大增加系统的硬件资源消耗，所以，在一般情况下，CIC滤波器采用的设计结构式Hogenauer结构形式，该结构形式如下所示：

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   采用这种结构之后，大大降低了系统延迟单元资源。

   这里设计的五级CIC滤波器。那么其基本结构如上图所示，在降采样的左右都有五个延迟单元。

但是在CIC滤波的时候，会导致输出的位宽大大增加，但是如果单独对中间的处理信号进行截位，这会导致处理精度不够，从而影响整个系统的性能，所以，这里我们首先将输入的信号进行扩展。

由于我们输入的中频信号通过ADC是位宽为14，在下变频之后，通过截位处理，其输出的数据仍为14位，所以，我们将CIC滤波的输入为14位，但是考虑到处理中间的益处情况以及保证处理精度的需要，我们首先将输入位宽扩展为40位，从而保证了处理精度以及溢出的情况。

基于FPGA的5级CIC滤波器的设计与实现

    这里首先说明一下为什么使用的级别是5级。从硬件资源角度考虑，CIC滤波器的级数太高，会导致最终输出的数据位宽很大，通过简单的验证，当CIC的级数大于5的时候，输出的位宽>50。这显然会导致硬件资源的大量占用，如果CIC级数太小，比如1,2级。这在其处理效果上没有任何意义，基本无法达到预计的效果，通过仿真分析，一般情况下，选择4级，5级比较合理，因此，这里我们选择5级的CIC滤波器。

    5级滤波器的基本结构为：

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4.部分仿真截图

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