m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量(vivado版)

作品简介

需要quartusii版本的朋友可以搜索本店铺同名资源

包括程序操作录像

1.软件版本

vivado2019.2

2.运行方法

    使用vivado2019.2或者更高版本打开FPGA工程,然后参考提供的操作录像视频跟着操作。工程路径必须是英文路径。具体操作观看提供的程序操作视频跟着操作。视频播放使用windows media player播放。

3.部分仿真截图

分别进行2路,4路,8路,16路并行串行转换

 

4.内容简介

  串并转换是将串行数据转换为并行数据的过程,即将一串数据按位拆分成多个并行数据。串并转换器的输入为串行数据流,输出为并行数据流。在串并转换器中,需要使用移位寄存器来存储串行数据,并使用多路选择器来选择数据位,将其输出到并行总线上。

创作时间:2023-05-07 22:40:56